6p镜头良率_台积电早期 5nm 测试芯片良率 80% HVM 将于 2020 上半年推出

今天的IEEE国际电子器件大会( IEDM 2019 )上，台积电概述了其5nm工艺取得的初步成果。 目前，该公司为客户提供基于N7和N7P流程的产品。 但是，在向5nm出发的时候，他们分享了一些设计规则。 与7nm诱导工艺相比，N5新工艺增加了完整的节点，在10层以上广泛应用了EUV技术，减少了7nm+工艺的总步骤。 另外，台积电会利用了第5代FinFET技术。

(标题图via AnandTech )

根据TSMC，5nm EUV可将密度提高约1.84倍，能效提高15% (功耗降低30% )。 当前测试的芯片有256 Mb SRAM和一些逻辑设备，平均产出率为80%，峰值为90%。 显然，尽管新技术能够缩小现代移动芯片的大小，但是收益率非常低。 目前，新技术正处于初步测试阶段，预计2020年上半年进入批量生产阶段，5nm的完成芯片将于2020年下半年准备好。

目前，TSMC的7nm工艺可在1平方面积累积1亿个晶体管(约96.27 mTr / mm2)，5nm的新工艺成为试制的一部分，直到177.14 mTr / mm2，TSMC制造了大量的测试芯片，新工艺是否按预期进行 这包括静态随机存取存储器( SRAM )和SRAM +逻辑I/O芯片。

TSMC表示具有大电流( HC )和高密度( HD )特性的SRAM单元，尺寸分别为25000 / 21000平方纳米。 与此同时，该公司积极推进过去最小的HD SRAM。

对于组合芯片，TSMC指示SRAM包括30%、逻辑( CPU / GPU )包括60%、IO组件包括10%。 SRAM部分为256 Mb，占有面积为5.376平方毫米。 然而，TSMC表明可以在不增加晶体管的情况下实现芯片不包括自修复电路。 如果SRAM占芯片的30%，则芯片总面积为17.92平方毫米左右。

现在TSMC公布的平均成品率约为80%，单片晶圆的峰值成品率超过了90%。 然而，意味着17.92平方毫米的面积并不是高性能的当代处理芯片。

通常，芯片制造商会先驱动处理器上的小试牛刀，分配新技术的高成本吗？ 例如，基于7nm EUV的麒麟990 5G SoC (面积接近110平方毫米)。 AMD Zen 2芯片看起来很大，但并非所有组件都是通过EUV工艺制造的。 但是，展望未来，它也适合迁移到5nm EUV。

在台积电器试制品的CPU和GPU芯片中，目前的网民应该可以看出芯片能达到的频率反映了不良率。 根据TSMC公布的数据，CPU在0.7 V的电压下实现了1.5GHz的频率，在1.2 V的电压下可以实现3.25 GHz的频率。

图中示出了用于实现GPU的0.65 V的0.66 GHz频率并且可以在1.2V的电压下增加到1.43 GHz。

对于未来的芯片，支持多种通信技术也是很重要的能力。 因此，在测试芯片中，TSMC还介绍了高速PAM-4收发器。 以前，我在其他地方看过112 Gb / s的收发器。 TSMC能以0.76 pJ / bit的能效实现相同的速度。

进一步推进带宽，TSMC在肉眼可见的公差范围内可获得130 Gb / s的成绩，此时的能效为0.96 pJ / bit。 (对PCIe 6.0等新技术有好处)

为了改进越来越复杂的EUV工艺，TSMC在基于193 nm的ArF浸渍光刻技术上下了很多功夫。 过去28nm工艺的30~40个口罩，现在已经增加到14 / 10nm的70个口罩。 据报道，一些先进技术超过100个面具。 幸运的是，TSMC在10多次的设计中广泛使用了新技术。

在IEDM中，TSMC说明客户将选择七种晶体管，包括高端eVT和低端SVT-LL、uLVT、LVT和SVT (这三种是低泄漏/ LL的派生版本)，以及从uLVT大幅跳跃的eLVT。