cpu的目标_免费开放！硬盘大佬闯入CPU 超小自主核心

说起西部数据，大家最初考虑的是硬盘，但实际上在CPU处理器领域的西数也很深，2018年底发表了基于RISC-V指令集的自主公用体系结构SweRV、开源的SweRV指令集模拟器( ISS )，以及第三方

西数SweRV是一个32位序列执行框架，支持双路过量设计、九级管线和SMT同步多线程。

第一版本的Swe Core EH1采用台积电28nm工艺制造，工作频率达到1.8GHz，仿真性能达到4.9 CoreMark/MHz，略高于ARM A15。

今天，西数发布了2种新型SweRV核心产品SweRV Core EH2、SweRV Core EL2，均为微控制器专用CPU。

SweRV Core EH2基本结构不变，过程升级为台积电16nm FinFET制，获得性能、功耗、面积的最佳平衡，模拟性能提高29%，达到6.3 CoreMark/MHz，核心面积缩小39%，仅0.067平方毫米

可在SSD控制器等领域使用，性能更高，面积更小，可用性更高。

SweRV Core EL2变更为超紧凑版或32位顺序体系结构、16nm流程，但变更为单向超量、四级管线、单线程，核心面积仅为0.023平方毫米，性能约为3.6 CoreMarks/MHz

这主要取代了控制器SoC的时序逻辑状态机，必须尽量小。

西方数字显示，EH1、EH2、EL2的核心最近在大量产品中出现，但具体列表尚未公布(可能是由家庭固态硬盘支配)。 然后，这些核心继续对外开放，扩大RISC-V的生态。

此外，西数公布了基于以太网OminXtend缓存一致性技术的硬件参考设计，开发人员可以在自己的芯片设计中引入GPU、FPGA、机器学习加速器等。

西数将此设计传递给chips联盟( chips alliance )，后者将负责今后OmniXtend协议的进一步开发。